Archief - ATTN: Studenten steun- en klaagthread - Deel 8

7 juni 2010 (8u30)
1. Wat is het verschil tussen gewone VHDL en synthetiseerbare VHDL?

2. Hoe maak je een asynchrone sequentiele schakeling?

3. Typische VHDL vraag:
- 2 verschillende processen die gekoppeld konden worden
- hardware om floating point getallen met elkaar te vermenigvuldigen moest zelf ontworpen worden

4. Typische vraag ivm synchrone sequentiele schakelingen;
mbv van SR-FF en alles in NAND poorten met 2 ingangen zetten.
    11 juni 2010 (8u30)
Theorie:

1. Leg fan-in uit en bespreek waarom we die liefst beperken.
2. Wat bepaalt de verwerkingskracht van een programmeerbare processoren en hoe houden we daar rekening mee bij het ontwerp?

Oefeningen:

VHDL was zoals te verwachten erg pittig, ik raad u aan vooral uw asm schema op iets te laten trekken, de rest kijkt hij zeer snel na, dus niks moet in detail juist zijn.

De FSM realisatie was met T-ff en reeds minimale toestanden, voor de rest zoals te verwachten.
Digitale elektronica en processoren: Oude examenvragen

    21 juni 2005 (14u00)
1) Leg uit wat een critical race is? Hoe kunne we deze elimineren?

2) Wat is het gebruik van attributen in VHDL, geef ook een voorbeeld

3) Fsmd: typische fsmd zoals de oefenzitting en op toledo
( maar ik ken hem nie vanbuiten de onze)

4) Schriftelijk: Implementeer volgende FSM met zo goedkoop mogelijk met SR-FF en Nand poorten

01 10 11
S0 S0/00 S0/01 S3/11
S1
S2
S3

Rest weet ik zo niet meer maar het opzet is wel duidelijk denk ik. Eerst toestande minimaliseren...
    1 januari 2004 (0u00)
meer examenvragen in de database bij 3ELEK
    27 juni 2005 (9u00)
Theorievragen:

1) Wat is het verschil tussen een PLA en een CPLD?

2) Wat is het verschil tussen een instructieset-stroomschema en een ASM-schema?

3e vraag: brok vhdl-code om een fsmd voor te maken
4e vraag: toestandstabel -> fsm ontwerpen met nor-poorten en jk-ff's
    9 juni 2006 (9u00)
1) Waarvoor gebruikt men een Schmitt trigger ingang en waarom?
2) Wat is het verschil tss RISC en CISC en welk effect heeft dat op het ontwerp ervan.

3) VHDL (ge moet er zelf de syntax bijdenken :p):

-------------------
in a 0..255, b -255..255, LD 0..3
out c integer
var n,p
signal s
begin
wait
if LD>0
n=2**LD
s=0
for k in 1 to n
wait
p=a*b
s=s+p
endfor
wait
p=128*n
c=s/p
endif
----------------------------
b is in sign magnitude, c in 2-complement
standaard vragen

hints:voor macht nen DeMux gebruiken, sign magnitude int begin al omzetten naar 2-complement(ik heb da gedaan met HAS en eerste bit als direction te gebruiken en af te trekken van 0,spijtig genoeg wel pas opt einde :o)
deling lijkt eerst onmogelijk maar hij heeft mij verklapt da wa ge derin steekt machten van 2 zijn en ge dus hun coeff moet aftrekken ofzoiets :)

4) standaard FSMke om te vereenvoudigen, te implementeren met T-FF en NOR's (en minimale kost), en kritiek pad van te berekenen.


eerste 2 vragen zijn mondeling samen na een uur, 3e vraag moet ge mondeling gaan verdedigen als iedereen 1e gedaan heeft, en hij gaat het rijke af :)
    13 juni 2006 (16u45)
1. Wat is een open-collector en waarom wordt deze gebruikt?


2. Wat is het verschil tussen een "if" en een "case" in VHDL?
Heeft dit impact op de hardwaresynthese?


3. Ontwerp een FSMD die volgende functie uitvoert:
entity fsmd is
port(clk: in bet; a, LD: in integer range 0 to 255; b: integer range -255 to 255; c: out integer);
end entity fsmd;
architecture behave of fsmd is begin
process is
signal p, q, s: integer;
variable n, t: integer;
begin
wait until clk= '1';
if LD>0 then
n := 2*LD; p <= 0; q <= 0; s <= 0;
for k in 1 to n loop
wait until clk= '1';
if (k and 1) = 1 then
p <= a; q<= b;
t := (a mod 16)*b
else
t:= (p/16)*q
end if;
s <= s + t;
end loop;
wait until clk= '1';
c <= s;
end if;
end process;
end architecture behav;

De ingang b wordt in sian-magnitude voorgesteld. De uitgang c wordt voorgesteld als 2-complement-getal met zoveel bits als minimaal nodig is om het zo nauwkeurig mogelijk voor te stellen.

(a) Teken een ASM-schema voor deze schakeling, die de vereisten qua tijdsgedrag respecteert. Probeer zo weinig mogelijk toestanden te gebruiken.
(b) Ontwerp het datapad tot op RTL-niveau. Minimalisering is niet nodig, maar probeer wel zo weinig mogelijk hardware te gebruiken, zonder evenwel nog het ASM-schema te wijzigen. Vergeet ook niet het aantal bits bij iedere verbinding te vermelden.
(c) Beschrijf het controlegedeelte met een toestandsdiagramma.


4. Maak de goedkoopst mogelijke realisatie van onderstaande FSM in een FPGA. Bereken hoeveel CLB's er nodig zijn om dit te realiseren.

x= --- 0 ----- 1
S0 -- S4/1 - S1/1
S1 -- S5/1 - S4/0
S2 -- S2/0 - S7/0
S3 -- S1/1 - S6/1
S4 -- S0/1 - S1/1
S5 -- S0/1 - S5/1
S6 -- S5/1 - S0/0
S7 -- S3/0 - S7/0
    21 juni 2006 (14u00)
1. Wat is het verschil tussen equivalente en compatibele toestanden? waarom zijn deze verschillende soorten nodig?

2. Waarom kan het herschrijven van VHDL code toch een betere synthese geven?

3. Ontwerp een fsmd die volgende functie uitvoert:

library ieee; use ieee.math_real.all;
entiry fsmd is
port(clk: in bit; LD: in integer range -6 to 6;
a: in real range 0.0 to 10.0; y: out integer)
end entity fsmd;
architecture behav of fsmd is begin
signal b,s: real;
process is
signal p: real;
variable t: real;
variable n: integer;
begin
s<=1;
if LD>0 then
n:=10*LD; p<=a;
for k in 1 to n loop
wait until clk='1';
p<=a; t:=2*a-p;
s<=s+t; t:=t+2*a;
end loop;
end if;
wait until clk='1';
end process;
b<=log2(s); -- binair logaritme
y<=trunc(b); -- afbreken naar geheel getal
end architecture behav;

Alle real getallen worden in hardware voorgesteld als getallen met een vaste komma. de ingang a wordt voorgesteld als fix<4,3>. De uitgang y wordt voorgesteld met zoveel bits als minimaal nodig om hem zo nauwkeurig mogelijk voor te stellen.

(a) Teken een ASM-schema voor deze schakeling, die de vereisten qua tijdsgedrag respecteert. Probeer zo weinig mogelijk toestanden te gebruiken.
(b) Ontwerp het datapas tot op rtl niveau. Minimalisering is niet nodig, maar probeer wel zo weinig mogelijk hardware te gebruiken, zonder evenwel nog het ASM-schema te wijzigen. Vergeet ook niet het aantal bits bij elke verbinding te vermelden.
(c) Beschrijf het controlegedeelte met een toestandsdiagramma.

4. Maak de goedkoopst mogelijke IC realisatie van onderstaande FSM waarbij je enkel gebruik mag maken van SR-ff's en NAND-poorten met 2 ingangen. Maak gebruik van Karnaughkaarten om alle functies te bepalen. Bepaal ook het kritische pad in de schakeling.

-- 10 - 01 - 00
S0|S2/1-S1/1-S0/0
S1|S3/1-S2/0-S1/1
S2|S0/1-S1/1-S2/0
S3|S0/1-S3/1-S3/0
S4|S3/1-S0/0-S4/1
    21 juni 2006 (9u00)
1. Wat is het verschil tussen een asynchrone en een synchrone teller? Wanneer verkiezen we een asynchrone teller boven een synchrone teller?

2. Wat zijn de belangrijkste verschillen tussen een traditionele softwaretaal en een hardwarebeschrijvingstaal?

3. Ontwerp een fsmd die volgende functie uitvoert:

library ieee; use ieee.math_real.all;
entiry fsmd is
port(clk: in bit; a: in real range 0.0 to 1023.0;
b: in integer range -255 to 255; y: out integer)
end entity fsmd;
architecture behav of fsmd is begin
signal c: real; signal d: integer;
process(a,c) is begin
c<=log2(a); -- binair logaritme
d<=trunc(c); -- afbreken naar geheel getal
end process;
process is
variable n,t: integer;
begin
if d>0 then
n:=2*d; t:=0; wait until clk='1';
for k in 1 to n loop
if(k and 1)=1 then
t:=t-k;
else
t:=t+k; wait until clk='1';
end if;
end loop;
y<=t;
end if;
wait until clk='1';
end process;
end architecture behav;

Alle real getallen worden in hardware voorgesteld als getallen met een vaste komma. de ingang a wordt voorgesteld als fix<10,6>. De ingang b wordt in sign-magnitude voorgesteld. De uitgang y wordt voorgesteld als 2-complementsgetal met zoveel bits als minimaal nodig om hem zo nauwkeurig mogelijk voor te stellen.

(a) Teken een ASM-schema voor deze schakeling, die de vereisten qua tijdsgedrag respecteert. Probeer zo weinig mogelijk toestanden te gebruiken.
(b) Ontwerp het datapas tot op rtl niveau. Minimalisering is niet nodig, maar probeer wel zo weinig mogelijk hardware te gebruiken, zonder evenwel nog het ASM-schema te wijzigen. Vergeet ook niet het aantal bits bij elke verbinding te vermelden.
(c) Beschrijf het controlegedeelte met een toestandsdiagramma.

4. Maak de goedkoopst mogelijke IC realisatie van onderstaande FSM waarbij je enkel gebruik mag maken van JK-ff's en NOR-poorten met 3 ingangen. Maak gebruik van Karnaughkaarten om alle functies te bepalen. Bepaal ook het kritische pad in de schakeling.

-- 10 - 01 - 00
S0|S2/1-S1/1-S0/0
S1|S3/1-S2/0-S1/1
S2|S0/1-S1/1-S2/0
S3|S0/1-S3/1-S3/0
S4|S3/1-S0/0-S4/1
    8 juni 2007 (8u30)
1) Implementatie van XOR poort op tor niveau + vertraging en kost
2) Verschil in ontwerp van datpad tss FSMD en CISC
(en dan nog een 3) en 4))
    8 juni 2007 (14u00)
1) "Wat wordt bij digitaal ontwerp bedoeld met "Technology mapping" in de verschillende ontwerptechnologieen?

2) Wat is het verschil tussen een instructieset-stroomschema en een ASM-schema? Gebruik een "Laad indirect" instructie als voorbeeld.

3) moeilijke fsmd

en nog een 4)
Aanpassen   Attachments   Verwijderen 9 juni 2007 (8u30)
1) Waarom zijn basis poorten, opgebouwd met CMOS technologie, altijd inverterende poorten?
2) Wat bepaalt de snelheid van een programmeerbare processor? Leg de link met de lengte van de instructiewoorden.

3) stuk vhdl code. Maak mij een asm schema, een datapad op rtl niveau en duid ook de bitbreedtes van de bussen aan en een controller voorgesteld als een toestandsdiagramma.
(in uw asm schema oppassen wanneer je met variabelen en signalen zit, x2 is shift left en 2 tot de macht iets implementeer je best met ofwel een barrel shifter ofwel met een decoder die de juiste shift bewerking selecteert).

4) Gegeven een toestandstabel van een fsm. Geef de goedkoopst mogelijke implementatie voor deze fsm in een FPGA. Schat hoeveel clb's je daarvoor nodig hebt. (dus: minimaliseren, states encoden en karnaugh kaarten invullen voor de ingangen van de D-flip flopjes en de uitgangen)
    18 juni 2007 (8u30)
1. Bespreek de verschillende soorten "Field Programmable Design". Geef ook aan wanneer ze gebruikt worden.

(PLA, PLD, CPLD, gate array, ...)

2. Wat is 'chaining'? Wat zijn de voor- en nadelen?

3. Ontwerp een FSMD die de volgende functie uitvoert:

entity fsmd is
port(clk: in bit; a, LD: in integer range 0 to 254;
y: out integer)
end entity fsmd;

architecture behav of fsmd is begin
signal n: integer;
n <= 2*LD + 1;
process is
variable q: integer;
signal p, s: integer =0;
begin
wait until clk = '1';
if n > 1 then
p <= a; s <= 0;
wait until clk = '1';
for k in 1 to n loop
p <= a; q := 256*p + a;
if (k and 1) = 0 then
s <= s - 2; q := q + 2;
else
s <= s + (q/16);
wait until clk = '1';
end if;
end loop;
end if;
y <= s;
end process;
end architecture behav;

De uitgang y wordt voorgesteld met zoveel bits als minimaal nodig is om hem zo nauwkeurig mogelijk voor te stellen.

(ASM-schema, datapad op RTL niveau en controller)

4. Maak de goedkoopst mogelijke IC realisatie van onderstaande FSM in 'one-hot' codering waarbij je enkel gebruik mag maken van T-flip-flops en NOR-poorten met 2 ingangen.

s0 s1 s2 s3 s4 s5 s6 s7
x = 0 s4/1 s5/1 s2/0 s1/1 s0/1 s0/1 s5/1 s3/0
x = 1 s1/1 s4/0 s7/0 s6/1 s1/1 s5/1 s0/0 s7/0

Wat ik heb:

2 x 2 equivalente toestanden (eliminatie van 2 toestanden dus)

T-ingangen in functie van de Qi waardes die overeenkomen met de rijen waardat Tj = 0 ( ge ziet zelf maar)
    1 januari 2000 (0u00)
23/06/2007 08:30

1. Wat houd "placement and routing" bij het digitaal ontwerp in? Welke eigenschappen van een schakeling kunnen hierdoor beïnvloed worden?

2. Wat zijn de verschillende stappen in het ontwerp van een asynchrone schakeling.

3. VHDL code ...

4. sequentiële schakeling ...
    25 juni 2007 (11u45)
1) Theorie

A) Wat is het verband tussen de belasting van een poort en de vertragingstijd

B) Leg uit hoe het minimalisren van het aantal toestanden gebeurd bij asynchrone sequentiële schakelingen

Ge kunt da best toen door het te vergelijken met synchrone
Compatibel vs equivalent, don't cares, ...

Bijvraag: waarom compatibel bij asynchroon en equivalent bij synchroon. M.a.w. hoe komt dat ge nie op die don't cares moet letten bij synchrone. Antwoord: om de eenvoudige reden dat er bij synchrone geen zijn.

2) VHDL beschrijving van 2 Processen. Allebei vrij kort en basis, maar de moeilijkheid zit em er natuurlijk in dat je 2 processen hebt waarvan de 2de ook nog een asynchrone statement had omdat het een gevoeligheidslijst had voor een bepaalde parameter.
Tip: Als ge uwe ASM nie vind, niet blijven op zoeken!!! Maak er dan iets van dat het het meest benaderd, want het is belangrijk dat ge ook laat zien dat ge een datapad en FSM met controlewoord kunt maken. Deze worden immers apart gequoteerd.

3) Standaard vraag: Tabel te realisren met NOR met 2 ingangen en JK-FF's en zo goedkoop mogelijke schakeling

succes
    7 juni 2008 (8u30)
De voorbereidingstijd voor de eerste twee vragen samen is maximum 1 uur, voor de derde vraag 1.5 uur. De vierde vraag wordt schriftelijk opgelost en afgegeven ten laatste om 13 uur.

------------

1) Wat is bij digitaal ontwerp het doel van de analysestap?

------------

2) Waarin verschilt de codering van toestanden bij het ontwerp van een asynchrone sequentiële schakeling van die bij het ontwerp van een synchrone sequentiële schakeling

------------

3) Ontwerp een FSMD die volgende functie uitvoert:

library ieee; user ieee.math_real.all;
entity fsmd is
port(clk: in bit; LD: in integer 0 to 3;
ia: in integer range 0 to 255; ixy: in real; ov: out real;
end entity fsmd;
architecture behav of fsmd is
signal a, d: integer := 0;
signal ca, sa, pca, psa, x xy: real;
begin
ca <= cos(a) when a >= 0.0 else 0.0;
sa < sin(a) when a < 0.0 else 0.0;
process is
variable t : integer := 0;
begin
t := 0;
while t < 3 loop
d <= 0; wait until clk = '1';
case LD is
when 0 => null;
when 1 => a <= ia;
when 2 => x <= ixy; t := t or 1;
when 3 => y <= ixy; t := t or 2;
end case;
end loop;
d <= 1; wait until clk = '1';
end process;
process(clk, d, ca, sa, x, y) is
variable t : real;
begin
pca <= x*ca; psa >= y*sa;
if d = 1 then
t := (pca + psa)/2.0;
if (clk'event and clk='1') then
ov <= t;
end if;
end if;
end process
end architecture behav;

Alle real getallen worden in hardware voorgesteld als 2-complement getallen met een vaste komma. De ingang ixy wordt voorgesteld als fix(5,3). de uitgang ov wordt voorgesteld met zoveel bits als minimaal nodig is om hem zo nauwkeurig mogelijk voor te stellen

------------

4) Maak de goedkoopst mogelijke IC realisatie van onderstaande FSM waarbij jen enkel gebruik mag maken van JK-flipflops en NAND-poorten met 2 ingangen. Maak gebruik van Karnaugh-kaarten om alle functies te bepalen.
    5 juni 2009 (8u30)
Vraag 1:
a) Wat is placement & routing, op welke ontwerp aspecten kan dit een invloed hebben?

b) Waarvan is de verwerkingskracht van een processor afhankelijk? Hoe kunnen we hiermee rekening houden tijdens het ontwerp van een processor?

Vraag 2:
VHDL code omzetten. Er waren 2 afzonderlijke processen gedefinieerd en dan nog een toewijzing van een waarde aan een signaal die niet binnen een proces viel. In het ASM had je dus 2 verschillende diagrammen, 1 voor elk proces, maar deze kon je ook samenvoegen. Ergens daarin moest ook die toewijzing invoegen, maar daar wist ik niks op te vinden. Een bijvraag was ook nog hoe we een comparator voor Real getallen zouden implementeren, gwn de exponenten vergelijken en indien nodig de mantisses.

Vraag 3:
Een FSM mealy type met 5 toestanden, en 3 verschillende ingangen. Kon vereenvoudigd worden naar 3 toestanden, waardoor de Karnaughkaarten heel wat eenvoudiger werden, voor de rest niet veel speciaals...
    5 juni 2009 (0u00)
Vraag 1 :
Wat houdt placement & routing in bij digitaal ontwerp? Welke eigenschappen van de schakeling kunnen hierdoor beïnvloed worden?

(Ik zei dat "routing" het leggen van de bedrading was, hij vroeg dan of er nog veel te "routen" was eens je de componenten geplaatst had...)

Vraag 2 :
Waardoor wordt de verwerkingskracht bij programmeerbare processoren bepaald? Hoe brengen we dit in rekening bij het ontwerp van een processor?

Vraag 3 :
VHDL. 2 processen met nog eens een toekenning daarbuiten. Die moest ge overal rechtstreeks in vervangen. 2 ASM's voor beide processen, maar je kan ze normaal gezien ook in 1 steken (die indruk kreeg ik althans). De processen op zich waren redelijk eenvoudig en hadden slechts 1 / 2 toestanden.

Vraag 4 :
Toestandstabel met 5 (te herleiden naar 3) toestanden, 2 ingangen (00 01 10 --> don't cares voor 11) en 2 uitgangen. IC realisatie maken met NAND2 poorten (dus met 2 ingangen!!) en SR-flipflops.

Laatste vraag moet je niet mondeling verdedigen en SOWIESO om 13uur afgeven. Ookal ben je dan nog niet geweest met je VHDL vraag. Na 1 uur moet je naar voor komen voor de theorievragen. Probeer ook veel na te denken over je datapad bij vraag 3. Hoe je sommige componenten zou maken en evt efficienter kan implementeren...
    8 juni 2009 (8u30)
1)Wat is een schmitt-trigger en waarom zou men die willen gebruiken? (Hij vroeg ook nog waar ze da nu specifiek nodig hadden als bijvraag)

2)Hoe wordt een compatibiliteitsgraaf gebruikt om het aantal registers in het datapad te reduceren? Een bondige beschrijving van het principe (zonder voorbeeld) volstaat.
(Hier vroeg hij wa de levensduur van variabelen juist betekende, en waarom da belangrijk was da die registers aan dezelfden FU konden hangen (minder verbindingen enzo))

3)
Ontwerp een FSMD die x/(x-2) berekent zoals dit op de achterkand van die blad in VHDL beschreven is.
Alle real getallen worden in hardware voorgesteld als 2-complement getallen met een vaste komma. De ingang id en de uitgang od worden voorgesteld als fix<2,6>. Voor de andere getallen worden zoveel bits gebruikt als nodig om ze zo nauwkeurig mogelijk voor te stellen.

(a) Teken een ASM-schema voor deze schakeling, die de vereisten qua tijdsgedrag respecteert. Probeer zo weinig mogelijk toestanden te gebruiken. Indien één enkel ASM-schema te ingewikkeld is mag je dit opsplitsen in meerdere ASM-schema's.

(b) Ontwerp het datapad tot op RTL-niveau. Minimalisering is niet expliciet nodig, maar probeer wel zo weinig mogelijk hardware te gebruiken, zonder evenwel nog het ASM-schema te wijzigen. Vergeet ook niet het aantal bits bij iedere verbinding te vermelden.

(c) Beschrijf het controlegedeelte met een toestandsdiagram.

entity fsmd is
port (clk, rst, ia: in bit; id: in real -1.0 to 1.0; od: out real; oa: out bit);
end entity fsm;

architecture behav of fsmd is
signal s: boolean:= false;
signal odi:real;
begin
p1: process is
variable r, x, xi:real;
begin
wait until clk= '1';
while ia= '0' loop
s<=false;
wait until clk='1';
end loop
oa<='0'; x:= id/2;
r:=x;
xi:=x*x;
while abs(xi) > 0.0 loop
exit when s;
r:=r+xi;
wait until clk='1';
xi:=xi*x;
end loop
if s then
s<=false;
else
odi<=r;
oa<='1';
end if
end process p1

p2: process(rst, odi) is
begin
od<=odi;
if rst ='1' then
s<=true; oa<='0';
end if;
end process p2;
end architecture fsmd;


Da tweede process heeft gene kloktik, dus daar moet ge genen asm van tekenen.(Anders wordt de luc wild) Da werkt me ne gevoeligheidslijst. Ge moet da gewoon me combinatorische logica in uw datapad doen. Bijvoorbeeld door die rst aan den asynchrone reset van uw register te hangen ofzo.



4)Maak de goedkoopste IC realisatie van onderstaande FSM waarbij je enkel gebruik mag maken van JK-ff en NAND-poorten met 2 ingangen. Maak gebruik van Karnaugh-kaarten om alle functies te bepalen.

ab | 01 | 10 | 11
------------------------------------
S0 | S0/11 | S0/10 | S1/00
S1 | S0/10 | S3/01 | S2/00
S2 | S1/10 | S3/01 | S2/00
S3 | S0/10 | S1/01 | S2/00

S1 en S3 reduceren tot enen toestand en de rest spreekt voor zich denk ik.